Samsung、42nmでトリプルナノシートチャネルを備えた3D積層型FETを実演

コンテンツへスキップお住まいの国または地域を選択して、お住まいの場所に合ったコンテンツを見つけてください次回も記憶しますか？言語を選択してくださいGlobal / English 韓国 / 韓国語 中国大陸 / 中国語 日本 / 日本語 続行GAAから3D積層型FETへ：トランジスタを第三の次元へ拡張facebook X linkedin mail share\n1. はじめにSamsung Electronicsの半導体研究センターは、6月14日から18日まで開催された2026 VLSIシンポジウムにおいて、「高度ロジックアプリケーション向けトリプル積層ナノシートチャネルを特徴とするゲートピッチ42 nmでの3D積層型FETの初の実演」という論文を発表しました。この記事では、この研究の重要性について分かりやすく解説することを目的としています。\n[研究ハイライト]この研究は、2026 VLSIシンポジウムの論文評価プロセスにおいて10点満点中8.29という優れた評価を受け、1,000件以上の提出論文の中で最高得点論文の一つとしてランク付けされ、最優秀論文として認められました。また、2026 VLSIテクニカルハイライトの一つにも選ばれ、メディア向け公式プレスキットでも紹介されました。追加情報は公式VLSIシンポジウムプレスキット↗で確認できます。\nトランジスタアーキテクチャは、プレーナ型トランジスタからFinFET、そしてGate-All-Around (GAA)構造へと継続的に進化しており、各世代で電流をより正確に制御する能力が向上しています。しかし、ロジックデバイスにおけるさらなるスケーリングを達成するには、個々のトランジスタの制御を改善するだけでは不十分です。n型およびp型トランジスタをいかに効率的に配置するかが同様に重要です。この課題に対する有望な解決策の一つが3D積層型FETです。\n従来の設計では、n型およびp型トランジスタはプレーナ表面に並べて配置されます。対照的に、3D積層型FETは2つのトランジスタを垂直に積層します。このアプローチにより、同じフットプリント内でより多くのトランジスタを統合することが可能となり、次世代ロジックデバイスのスケーリングを進めるための新しい道筋を提供します。\n[図1] トランジスタアーキテクチャの進化：プレーナ型FET → FinFET → GAA → 3D積層型FET\n[図1] トランジスタアーキテクチャの進化：プレーナ型FET → FinFET → GAA → 3D積層型FET\n2. なぜ垂直に積層するのか？従来のロジック回路では、n型およびp型トランジスタは同一平面上に並べて配置されます。このアーキテクチャは何十年にもわたって成功裏に使用され、今日の高性能半導体デバイスを実現する上で重要な役割を果たしてきました。しかし、トランジスタ密度の向上が継続的に求められる中、この平面配置はますます限界に直面しています。\n都市が有用な類推となります。利用可能な土地が不足すると、都市計画家は当初、建物間の間隔を狭め、道路やオープンスペースをより効率的に利用します。しかし、最終的には、これ以上の水平方向への拡張は非現実的になります。その時点で、解決策は上へ建てることです。高層ビルは、垂直方向を活用することで、同じ土地により多くの利用可能なスペースを生み出します。ロジックデバイスも同様の課題に直面しています。n型およびp型トランジスタを並べて配置するだけでは、ある程度の密度しか達成できません。それらを垂直に積層することで、同じチップ面積内により多くのトランジスタを収容できます。言い換えれば、3D積層型FETは、トランジスタの配置を2次元平面から垂直方向へと拡張するものです。GAAアーキテクチャは、この3次元統合への移行を自然にサポートします。GAAデバイスは多層に形成できるナノシートチャネルを使用するため、チャネルを垂直に積層および制御するための技術的基盤を提供します。この意味で、3D積層型FETはGAAとは全く異なる技術方向ではなく、GAAプラットフォームを第三の次元に拡張する次の進化段階と見なすことができます。\n[図2] プレーナ型n型/p型トランジスタ配置と垂直積層型トランジスタ配置の比較\n[図2] プレーナ型n型/p型トランジスタ配置と垂直積層型トランジスタ配置の比較\n3. 3D積層型FET構築における3つの主要な課題一見すると、3D積層型FETの概念は単純に見えるかもしれません。トランジスタを単に積み重ねるだけのように思えます。しかし実際には、そのような構造を実装するにはいくつかの重要な技術的課題を克服する必要があります。主要な課題は3つあります。第一に、十分な電流伝導経路を確保する必要があります。第二に、複数のチャネル層を均一かつ高い結晶品質で形成する必要があります。第三に、上部と下部のトランジスタを互いに電気的に分離する必要があります。本研究は、これらの課題それぞれに対する技術的解決策を提示しています。\n3-1. 電流経路の拡張：トリプル積層ナノシートチャネルチャネルは、トランジスタ内で電流が流れる経路です。チャネル幅が不十分な場合、トランジスタがオンになったときに必要な駆動電流を供給できず、デバイス性能を制限する可能性があります。3D積層型FETは、トランジスタのフットプリントを削減する上で大きな利点を提供します。しかし、面積を削減しながらも、十分な電流搬送能力を維持する必要があります。本研究の主要な成果の一つは、n型およびp型トランジスタの両方にトリプル積層ナノシートチャネルを実装し、それらを垂直に統合したことです。複数のナノシートチャネルを積層することで、非常にコンパクトなフットプリント内でも実効チャネル幅を維持できます。これは、3D積層型FETが垂直統合アーキテクチャ内で高密度化だけでなく、十分な電流駆動能力も提供できることを示しています。\n[図3] 3D積層型FET構造の断面図\n[図3] 3D積層型FET構造の断面図\n3-2. 高品質な電流経路の作成：均一なシリコン結晶層のための高度なエピタキシャル成長チャネル幅だけではトランジスタの性能は決まりません。広い電流経路であっても、欠陥や構造的な不規則性が含まれている場合、電気的性能が低下する可能性があります。多層ナノシートアーキテクチャでは、チャネル品質はさらに重要になります。層間の厚さ、形状、または結晶品質のわずかなばらつきは、不均一な電流の流れにつながり、最終的にデバイスの性能とばらつきに影響を与えます。これは高速道路に類似した状況です。道路が広くても、路面がでこぼこであったり、車線幅が区間によって大きく異なったりすると、交通は円滑に流れません。同じ原則がトランジスタチャネルにも当てはまります。均一なチャネル寸法と高い結晶品質は、安定した電流輸送に不可欠です。GAAデバイスでは、ナノシートチャネルは薄いシリコンベースの結晶層を成長させることによって形成されます。本研究では、エピタキシャル成長プロセスが正確に最適化され、複数の積層層全体にわたって非常に均一で欠陥のないナノシートチャネルが達成されました。この成果は、単にチャネルを積層するだけにとどまりません。構造全体で一貫したチャネル品質を維持する能力を示しており、将来の3D積層型FET技術の性能と均一性のための重要な基盤を提供します。\n[図4] 結晶層の均一性の比較\n[図4] 結晶層の均一性の比較\n3-3. 上下トランジスタの分離：中間誘電体分離（MDI）3D積層型FETにおけるもう一つの重要な技術は、上部と下部のトランジスタを明確に分離する能力です。マンションが有用な類推となります。すべての住人が同じ建物に住んでいますが、各階は天井と床によって分離されており、居住者間の干渉を低減します。この分離がなければ、騒音や妨害は階の間を容易に伝わってしまいます。同じ原則が3D積層型FETにも当てはまります。上部と下部のトランジスタは非常に近接して配置されているため、不要な電気的相互作用を防ぐための専用の分離構造が必要です。この役割は、(記事はここで途切れています。)