HN 日本語サマリー

← 一覧へ戻る
プログラミング

Show HN: ブラウザでVHDL/Verilogの記述、シミュレーション、合成が可能

Show HN: Write, simulate and synthesize VHDL/Verilog in the browser (risingedge.pro)

14 pointsby wozniakpawel4 コメント

要約

この記事は、Webブラウザ上でVHDLやSystemVerilogのコードを記述し、シミュレーション、波形表示、ネットリスト生成まで行えるオンラインツール「RisingEdge」を紹介しています。セットアップ不要で、無料のコースや練習問題を通じてHDL(ハードウェア記述言語)を学べる点が特徴です。これにより、高価なEDAツールや複雑なセットアップなしに、手軽にハードウェア設計を学習・実践できます。

全文翻訳

VHDLとSystemVerilogを学ぶ 実際のコードを書いて。 コード 波形 ネットリスト VHDL SV SystemVerilog -- 4ビットカウンタ: enがハイのときにカウントアップ library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity pulse_counter is port ( clk : in std_logic; rst : in std_logic; en : in std_logic; count : out std_logic_vector(3 downto 0) ); end entity pulse_counter; architecture rtl of pulse_counter is signal count_r : unsigned(3 downto 0); begin -- レジスタ1つとアダー1つ: それが -- シリコンに到達したときの全体の設計です process (clk) is begin if rising_edge(clk) then if rst = '1' then count_r <= (others => '0'); elsif en = '1' then count_r <= count_r + 1; end if; end if; end process; count <= std_logic_vector(count_r); end architecture rtl; コードを書いて、シミュレーションを実行し、波形とネットリストを確認してください。 無料コースを始める チャレンジを解決する 1. 書く 実際のVHDLまたはSystemVerilogを、インスタントな構文フィードバックを備えたフルエディタで記述します。 2. 実行する GHDLとIcarusがテストベンチに対してデザインをシミュレーションし、Yosysがそれを合成します。すべて数秒で完了します。 3. 見る コードが何になったかのインタラクティブな波形とブロック図を探索します。任意のブロックをクリックすると、その背後にあるコードが表示されます。 112 レッスン 121 ライブデモ 116 エクササイズ 51 チャレンジ インスタントフィードバック コードを提出すると、数秒でシミュレーション結果と合成レポートが得られます。修正し、繰り返し、学びましょう。 ライブ波形 インタラクティブな波形図で、ブラウザ内でシミュレーション結果を確認できます。 ガイド付きカリキュラム 基本から応用まで構造化されたレッスンで、各ステップで理解度をテストするチャレンジが含まれています。 マルチ言語対応 VHDLまたはSystemVerilogを記述してください。どちらも同じ実際のEDAツールチェーンで実行されます。 練習チャレンジ ストーリー仕立てのHDLチャレンジで、実際のテストベンチを使用します。誰でも無料で参加できます。1つ選んでブラウザで解決してください。 セットアップ不要 ツールのインストールや高価なライセンスに何時間も費やす必要はありません。すべてブラウザで実行され、数秒で準備が整います。 学習を始めましょう。構築を始めましょう。 コースに従うか、チャレンジに飛び込むか、あるいは独自のコードを持ってきてください。 学習 基本から応用まで構造化されたコース。レッスン、例、インスタントフィードバックを備えたガイド付きパスに従ってください。 デジタル基礎 無料 Fundamentalsレベル全体は無料です:レッスン、エクササイズ、インスタントフィードバック。 全カリキュラムを見る → 練習 実際のエンジニアリング作業のように感じられるように構築されたチャレンジ。 フォークリフトCANアービトレーション 高度 CANアービトレーションフィールドを送信し、駆動するすべてのビットを聞き、より低いIDが勝った瞬間にサイレントになります。 すべてのチャレンジを見る → プレイグラウンド あなた自身のRTL、ワイルドウエスト。任意のVHDLまたはSystemVerilogを貼り付けて実行してください。アカウントは不要です。 プレイグラウンドを開く 無料 独自の設計のシミュレーション、合成、波形とブロック図の探索。 プレイグラウンドを開く → 「このコースを終えて練習問題を解いた人は、ハードウェア設計のコーディング面接のほとんどに合格できるだろうと想像できます。」 - Andrew、早期ユーザー 私たちと一緒に構築しましょう。 RisingEdgeは、ハードウェアエンジニアと共にオープンソースで構築されています。無料でサインアップできます。招待は不要です。チャレンジを解決し、実行を共有し、次に何が必要か教えてください。 無料アカウントを作成する